4 clock Group 時脈群組
4-1 DDR2 clock 的差動對,繞線方式為 W/S=5/5 CLK+和CLK-之間 line/space 是1:1
組內(nèi)信號間距建議在10mil以上(2W),組間信號間距在15mil以上 (3W)。
4-2 總長度含串接的電阻必需<900mil ( 22.9mm) , 希望能夠在 1.25cm (500mil)以內(nèi). 每對線via數(shù)量要相同 ,要少於4個Vias.
4-3 CLK+和CLK-之間的差距不可大於20mil.
5 Control Group控制群組線最大長度 2吋
5-1 控制信號群組DDR_CS、DDR_RAS、DDR_CAS、DDR_WE
組內(nèi)信號間距建議在10mil以上(2W),組間信號間距在15mil以上 (3W)。
5-2 DDR_LDM & DDR_LDQS:
距群組內(nèi)信號使用5/9mils;距非群組內(nèi)信號用5/20mils 組內(nèi)信號間距建議在10mil以上(2W),組間信號間距在15mil以上(3W)。
5-3 總長度必需<900mil,希望能夠在 1.25cm (500mil)以內(nèi), Vias建議少於4個.
5-4 相同群組內(nèi) DQM, DQS 長度自我誤差 <1.5mm (60mil)
信號長度 Xm1DATA, Xm1DQS and Xm1DQM ,等3組, 組和組,長度自我誤差在 -/+ 1.0mm
6 Address Group 地址群組
6-1 DDR_ADDR的位址線群組,間距群組內(nèi)信號使用 W/S =5/5;組內(nèi)信號間距建議在10mil以上(2W),組間信號間距在15mil以上(3W)。
6-2 總長度必需<900mil,希望能夠在 1.25cm (500mil)以內(nèi), Vias建議少於4個.
7 Data Group數(shù)據(jù)群組Data 分 2群
7-1 DQ[7..0] & LDM 線長以 LDQS/LDQS# 的平均長度當參考 +/- 60 mil , 總長度必需<900mil ,要少於4個Vias.
盡量和 LDQS/LDQS# 使用相同via數(shù)量以及同一層走線.
7-2 DQ[15..8] & UDM 線長以 UDQS/UDQS# 的平均長度當參考 +/- 60 mil , 總長度必需<900mil ,要少於4個Vias.
盡量和 UDQS/UDQS# 使用相同via數(shù)量以及同一層走線.
7-3 為避免layout不必要的換層 , 每個DQ signal 可於data byte間相互swapped.
7-4 相同群組內(nèi) DQ 長度自我誤差 <1.5mm (60mil)
7-5 Xm1DATA信號線 , space 用 3W 原則,間距群組內(nèi)信號使用 W/S =5/5
7-6 Xm1DATA信號線, 相同 via 數(shù).
8 阻抗值
8-1 Differential Trace Impedance 差動線阻抗 100 ohms+/- 15%
8-2 Single-end trace Impedance 單端線阻抗 50 ohms+/- 15%
8-3 均不可交錯